Verilog 可综合性与编码规范检查器

检查 Verilog RTL 的可综合性与编码规范，扫描不可综合构造、时钟/复位风格违规、阻塞与非阻塞赋值混用、推断锁存器、多驱动等常见错误，并可调用 verilator/iverilog 实跑做编译闭环校验。适用于写完 RTL 自查、CI 门禁、作业批改、FPGA 教材代码入库前三关验证。