FPGA 时序约束生成器（XDC/SDC）

根据时钟拓扑与接口时序描述，自动生成 FPGA 时序约束文件（Vivado .xdc / Quartus .sdc），覆盖主时钟、生成时钟、输入/输出延时、false path、多周期路径与跨时钟域(CDC)约束，并为每条约束附带硬件含义说明。适用于综合前时序约束、教学实验、多时钟设计对接；产出可直接用于厂商工具、本机校验。