FPGA 自检测 Testbench 生成器

为 Verilog 模块自动生成带自校验的 testbench（功能仿真测试平台），从模块接口提取端口并生成时钟、复位、定向激励与断言，可调用 iverilog 实跑并输出 PASS/FAIL。适用于验证 RTL 功能、编写单元测试用例、为 FPGA 教材代码配测试平台或对学生作业自动判分。